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Codificador y decodificador digital Reed-Solomon programados para hardware reconfigurable

Ingeniería y universidad, ISSN 0123-2126, Vol. 11, Nº. 1, 2007, pags. 17-32 01/2007;
Source: OAI

ABSTRACT en este artículo se presenta una recopilación de las bases teóricas empleadas para diseñar bloques funcionales del codificador/decodificador Reed-Solomon y una metodología de diseño orientada a tecnología FPGA. Inicialmente se presenta el diseño del algoritmo del codificador, luego se concibe la arquitectura y se captura el diseño de hardware mediante el empleo de VHDL y la herramienta de sintaxis Xilinx ISE 6.1. Finalmente se lleva a cabo la validación del comportamiento del codificador con ModelSim 5.7 mediante simulaciones de los módulos. Las operaciones en los campos finitos de Galois, GF(2m), son la base de varios algoritmos en el área de corrección de errores y procesamiento digital de señales. Sin embargo, los cálculos requeridos demandan gran cantidad de tiempo al ser implementados a través de software; por razones de desempeño y seguridad es preferible implementar los algoritmos en hardware. : in this paper we present theory bases for Reed-Solomon Coders/Decoders building blocks, and a methodology to the basic-oriented design of Field Programmable Gate Arrays (FPGA). Initially, the design of the Coder at the software level is presented, later the architecture and captures using VHDL, with Xilinx ISE 6.1 are showed. Finally, the simulations using ModelSim 5.7 are carried out. The operations in finite or Galois fields, GF(2m), are the fundamentals for several algorithms in the fields of error-correction codes and digital signal processing. Nevertheless, the calculations involved are time-consuming, especially when they are performed by software. Due to performance and security reasons, it is rather convenient to implement algorithms by hardware.

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    ABSTRACT: RESUMEN Las comunicaciones inalámbricas requieren el empleo de métodos de corrección de errores sobre los datos transmitidos, usándose generalmente técnicas de codificación Reed-Solomon & Viterbi, por razones de desempeño y seguridad es preferible implementarlos sobre hardware. En este trabajo se presenta el diseño modular de la etapa de codificación de estos códigos para su concatenación usando VHDL (VHSIC Hardware Descriptor Language), orientado a la implementación sobre tecnología de matriz de compuertas programadas por campo (FPGA). Se inicia con una revisión de los conceptos asociados a la definición de los componentes, y el modelo, descripción del comportamiento, luego la arquitectura es diseñada usando la sintaxis en VHDL y es capturado el diseño de hardware, finalmente se presentan los resultados de síntesis. Palabras clave: VHDL, hardware reconfigurable, codificadores, comunicación digital. ABSTRACT The wireless communication medium requires employing forward error correction methods on the data transferred, where Reed-Solomon & Viterbi coding techniques are generally utilized, because of performance and security reason. In this paper we present a modular design of phase encoding these codes for concatenation using VHDL (VHSIC Hardware Descriptor Language) and oriented to implementation with field programmable gate arrays (FPGA). The work begins with a review of code concept and the definition of the components and the model and the description of the behavioral. Later, the architecture is designed and captured using syntax in VHDL, and finally presents the results of synthesis.
    Ingeniare 07/2008; 16(3):310-317.

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May 15, 2014