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DESCRIPCIÓN MODULAR DE UN ESQUEMA DE CODIFICACIÓN CONCATENADO PARA CORRECCIÓN DE ERRORES CON PROGRAMACIÓN DE HARDWARE

Ingeniare 07/2008; 16(3):310-317. DOI: 10.4067/S0718-33052008000200005

ABSTRACT RESUMEN Las comunicaciones inalámbricas requieren el empleo de métodos de corrección de errores sobre los datos transmitidos, usándose generalmente técnicas de codificación Reed-Solomon & Viterbi, por razones de desempeño y seguridad es preferible implementarlos sobre hardware. En este trabajo se presenta el diseño modular de la etapa de codificación de estos códigos para su concatenación usando VHDL (VHSIC Hardware Descriptor Language), orientado a la implementación sobre tecnología de matriz de compuertas programadas por campo (FPGA). Se inicia con una revisión de los conceptos asociados a la definición de los componentes, y el modelo, descripción del comportamiento, luego la arquitectura es diseñada usando la sintaxis en VHDL y es capturado el diseño de hardware, finalmente se presentan los resultados de síntesis. Palabras clave: VHDL, hardware reconfigurable, codificadores, comunicación digital. ABSTRACT The wireless communication medium requires employing forward error correction methods on the data transferred, where Reed-Solomon & Viterbi coding techniques are generally utilized, because of performance and security reason. In this paper we present a modular design of phase encoding these codes for concatenation using VHDL (VHSIC Hardware Descriptor Language) and oriented to implementation with field programmable gate arrays (FPGA). The work begins with a review of code concept and the definition of the components and the model and the description of the behavioral. Later, the architecture is designed and captured using syntax in VHDL, and finally presents the results of synthesis.

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    ABSTRACT: In this paper we present theory bases for Reed-Solomon Coders/Decoders building blocks, and a methodology to the basic-oriented design of Field Programmable Gate Arrays (FPGA). Initially, the design of the Coder at the software level is presented, later the architecture and captures using VHDL, with Xilinx ISE 6.1 are showed. Finally, the simulations using ModelSim 5.7 are carried out. The operations in finite or Galois fields, GF(2m), are the fundamentals for several algorithms in the fields of error-correction codes and digital signal processing. Nevertheless, the calculations involved are time-consuming, especially when they are performed by software. Due to performance and security reasons, it is rather convenient to implement algorithms by hardware.
    Ingeniería y Universidad ISSN 0123-2126. 01/2007;
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    ABSTRACT: Resumen Esta investigación trata acerca de la implementación sobre hardware reconfigurable de módulos de operación e algebra de campos finitos de Galois, GF(2 m), aplicados aí area de codificación. Se ha seleccionado está area de las matemáticas por ser la base de varios algoritmos en eí area de corrección de errores y procesa-miento digital de señales para criptografía, los cuales, por razones de desempeño y seguridad, es preferible implementarlos a nivel de hardware sobre dispositivos reconfigurables. El desarrollo metodológico compren-de la definición de los componentes y establecimiento del modelo, usando para ello la sintaxis en lenguaje descriptor de hardware (VHDL) y es capturado el diseño sobre el dispositivo de arreglos de compuertas programables (FPGA); finalmente se llevó acabo la validación de las salidas del diseño utilizando ModelSim 5.7 a través de simulaciones. Summary This investigation is about implementing in reconfigurable hardware of operations modules in algebra of finite fields of Galois, GF(2 m), with application in coding. It has been selected this area of the mathematical because it is the base of several algorithms in the of correction of errors and digital signal processing for cryptographic, which; for reasons of performance and security he is preferable to implement them on reconfigurable hardware. The methodological development begins with the definition of the components, and the model, description of the behavior using the syntax in Very High Speed Hardware description Language (VHDL) and is captured the design on the device of adjustments of Field Programmable Gates Arrays (FPGA), finally takes I finish the validation of the exits of the design using ModelSim 5,7 through simulations
    Revista Internacional de Métodos Numéricos para Cálculo y Diseño en Ingeniería 01/2008; 24(1):3-11. · 0.23 Impact Factor
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    ABSTRACT: An abstract is not available.
    ACM SIGMOBILE Mobile Computing and Communications Review 01/2001; 5(1):3-55.

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May 22, 2014