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0.5 V ANALOG INTEGRATED CIRCUITS

DOI: 10.1007/1-4020-3885-2_15

ABSTRACT Semiconductor technology scaling has enabled function density increases and cost reductions by orders of magnitudes, but for
shrinking device sizes the operating voltages have to be reduced. As we move into the nanoscale semiconductor technologies,
power supply voltages well below 1 V are projected. The design of MOS analog circuits operating from a power supply voltage
of 0.5 V is discussed in this paper. The scaling of traditional circuit topologies is not possible anymore and new circuit
topologies and biasing strategies have to developed. Several design examples are presented. The circuit implementations of
gate and body-input 0.5 V operational transconductance ampli.ers and their robust biasing are discussed. These building blocks
are combined for the realization of active varactor-tuned RC .lters operating from 0.5 V using standard devices with a ∣VT∣ of 0.5V in a standard 0.18 μm CMOS technology.

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    ABSTRACT: This paper reviews the challenges and opportunities for ultra-low voltage analog integrated circuit design. The continuing scaling of CMOS technology feature sizes forces a proportional reduction of the supply voltage. The ultra-low supply voltages, down to 0.5 V, projected for the nanoscale CMOS technologies requires drastic changes in the basic circuit topologies used in analog integrated circuits. We explore the combined use of the gate and body terminal of the MOS transistor for signal input or bias control. We illustrate several true-low voltage OTA design and biasing techniques in a fully integrated 0.5 V varactor-C active filter implemented in a standard 0.18 μm CMOS technology.
    Electron Devices and Solid-State Circuits, 2005 IEEE Conference on; 01/2006
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    ABSTRACT: Ce travail de thèse présente la conception et le développement d' un circuit intégré frontal analogique (AFE) pour un système d' électroencéphalographie portable. L' AFE est constitué d'un un amplificateur ultra-basse tension et d'un Convertisseur Analogique Numérique (ADC) Sigma Delta en Temps Continu (CT). Ce système AFE a été conçu dans une technologie CMOS 0,35 mm. Ce circuit de très basse consommation est alimenté avec une tension de seulement 0,5V. Afin de permettre un véritable fonctionnement en très basse tension, tous les transistors fonctionnent dans la région de faible inversion. Le pré-amplificateur se compose d'un étage d'entrée basé sur une architecture de type cascode replié (OTA-FC) et un d'un étage de sortie basé sur un amplificateur de type “Current Source”. Pour le convertisseur analogique numérique, une architecture de type Sigma-Delta, composée d'un modulateur à temps continu (CT-Sigma Delta), a été choisi afin d'avoir une consommation de puissance très faible. Le filtre de décimation du convertisseur est basé sur une architecture de filtre à réponse impulsionnelle finie (FIR). Le Modulateur est alimenté avec une tension de seulement 0,5V alors que le filtre numérique nécessite une tension de 1V. Les résultats de test montrent que l'OTA a un gain de boucle ouverte de 38,8dB pour le premier étage et de 18,6dB pour l'étage de sortie. Cet OTA a une largeurs de bande pour le premier étage et le second étage de 10,23KHz et 6,45KHz, respectivement. Les autres caractéristiques obtenues pour l'OTA sont: bruit de sortie de 1,4mVrms@100Hz et consommation de 1,89mW. L' ADC quant à affiche les caractéristiques suivantes : un SNR de 94,2dB, un ENOB de 15,35bits, une INL de +0,34/-2,3 LSB, et une DNL +0,783/-0,62LSB avec aucun code manquant. Le Modulateur a une consommation de puissance de 7mW. L' AFE proposé proposé dans ce travail possède des caractéristiques qui le place parmi les plus performants comparé aux autres réalisation décrites dans la littérature. Les caractéristiques obtenues pour le circuit permettent d'envisager sont utilisation pour des applications biomédicales de très basse consommation telles que les dispositifs portatifs d'électro-encéphalographie (EEG) En plus du modulateur de CT-Σ∆ développé en technologies CMOS 0,35um, un autre modulateur a été conçu utilisant des technologies CMOS 0,13µm, basées sur le temps discret. La simulation affiche un SNR de 92dB et un ENOB de 14.99dB pour une fréquence de sur-échantillonnage (OSR) de 150.
    01/2009;