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Proteus: An ASIC Flow for GHz Asynchronous Designs

Univ. of Southern California, Los Angeles, CA, USA
IEEE Design and Test of Computers (Impact Factor: 1.62). 11/2011; DOI: 10.1109/MDT.2011.114
Source: IEEE Xplore

ABSTRACT Editors' note:The high-performance benefits of asynchronous design have hitherto been obtained only using full-custom design. This article presents an industrial-strength asynchronous ASIC CAD flow that enables the automatic synthesis and physical design of high-level specifications into GHz silicon, greatly reducing design time and enabling far wider use of asynchronous technology.

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    ABSTRACT: Fluxo de síntese física baseado em standard cells tem sido utilizado na indústria e academia já há um longo período de tempo. Esta técnica é conhecida por ser bastante confiável e previsível uma vez que a mesma biblioteca de células, que foi devidamente validada e caracterizada, pode ser utilizada em diferentes projetos. No entanto, há uma série de otimizações lógicas e elétricas para problemas como: circuitos assíncronos, redução do consumo estático, SEU, NBTI, DFM, etc. que demandam a existência de células inexistentes em bibliotecas tradicionais. O projeto do leiaute destas células é usualmente feito a mão, o que pode dificultar a adoção e desenvolvimento de novas técnicas. Neste trabalho foi desenvolvido uma ferramenta para síntese automática do leiaute de redes de transistores chamada ASTRAN. Esta ferramenta suporta geração de células irrestrita quanto ao tipo da rede de transistores, incluindo com lógica não-complementar. Através da utilização de uma nova metodologia para compactação do leiaute com programação linear mista com inteiros (MILP), foi possível compactar eficientemente as geometrias das células simultaneamente em duas dimensões, além de lidar com regras de projeto condicionais existentes em tecnologias abaixo de 130nm. ASTRAN conseguiu obter ganhos de produtividade ordens de grandeza superior ao do desenho manual das células ao mesmo tempo que conseguiu produzir resultados com similar densidade de transistores as standard cells.
    05/2014, Degree: PhD, Supervisor: Ricardo Reis
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    ABSTRACT: Quasi-Delay-Insensitive design is a promising solu-tion for coping with contemporary silicon technology problems such as aggressive process variation and tight power budgets. However, one major barrier to its wider adoption is the lack of support for automated optimization techniques in semi-custom design flows. This paper proposes an innovative design flow that relies on the use of consolidated commercial EDA frameworks for synthesizing 1-of-n 4-phase Quasi-Delay-Insensitive circuits using Null Convention Logic. Accordingly, asynchronous gates, which are usually not supported by these frameworks, are modelled as conventional logic gates, allowing synthesis tools to perform static timing analysis and pre-and post-mapped design optimizations that can be specified by the designer using conventional timing constraints.
    Async 2014; 05/2014
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    ABSTRACT: Asynchronous techniques are regaining relevance in the VLSI research community as they allow increasing robustness against process variability considerably, by relaxing timing assumptions. In addition, asynchronous circuits enable achieving low-power and high-speed designs. However, due to the absence of commercial dedicated standard cell libraries to take the most of asynchronous design, such circuits implementations are relegated to full-custom approaches only. This limits applicability of asynchronous solutions and avoids further development of dedicated design automation tools. This paper describes an improvement to this situation by proposing a fully-automated design-flow called ASCEnD-A, able to implement standard cells specifically required for asynchronous circuits design. The flow is capable of generating cells at the layout level, providing physical, power and timing models required by cell-based flows available in the state-of-the-art technologies.
    27th Symposium on Integrated Circuits and Systems Design (SBCCI 2014), Aracaju; 09/2014

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